相较于传统的电荷泵锁相环，亚采样锁相环以其优良的带内噪声抑制作用，近年来得到了关注和研究.但传统的亚采样锁相环由于其辅助锁频环路中三态鉴频鉴相器较长的固定死区，一旦受到干扰失锁后，需要较长的再锁定时间.针对这一问题，本文在传统的亚采样锁相环设计基础上，设计了一种低噪声、短死区的整数分频亚采样锁相环电路架构，其包含了核心亚采样环路、辅助锁频环路.在辅助锁频环路把输出信号频率锁定至预设频率附近后，环路切换至亚采样环路.亚采样环路通过亚采样鉴相器实现低频参考时钟对高频输出时钟的采样，并将参考时钟和输出时钟之间的相位差转化为输出电压差；该输出电压差控制亚采样电荷泵对环路滤波器充放电，调节输出时钟频率和相位.双环路之间的切换通过辅助锁频环路中的短死区鉴相器实现，这使锁相环既避免了长死区导致的长再锁定时间，也避免了分频器额外的带内噪声放大作用，在兼顾亚采样锁相环良好的带内噪声抑制性能的基础上，有效提高了电路的鲁棒性.本文基于180 nm 1P6M CMOS工艺，完成了800 MHz输出频率的整数分频亚采样锁相环的电路设计、版图绘制和后仿真验证.核心电路版图面积为0.114 mm2，功耗为10.8 m W.仿真结果表明，所设计的亚采样锁相环相较于传统结构将再锁定时间降至1.18μs，同时带内相位噪声为-117 dBc/Hz@200 kHz，参考杂散为-57.8 d Bc.