针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题，提出一种新型乘加运算单元设计结构，以提升乘加单元资源利用率，充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上，增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持，并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化，以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现，仿真与实验结果表明，乘加单元满足功能正确性要求，在神经网络应用测试电路综合结果上的资源利用率提升1.37～3.05倍。