导航GNSS芯片作为导航产品发展的核心部件，伴随其工艺制程越来越先进，功耗问题已成为影响其发展的关键因素，同时传统UPF(unified power format)低功耗物理设计流程存在纠错成本高，验证困难等缺点。以TSMC 22 nm工艺下GNSS芯片的DMAREQ＿2模块为例，提出一种V-UPF(Verfiery-UPF)流程，在物理设计前后应用VC LP对设计文件全面静态低功耗验证。设计中通过规划多电压域、插入多种特殊低功耗单元，同时对电源开关单元采用daisy chain连接和交叉布局来降低系统功耗，使用Blockage技术降低电压域之间电平信号转化带来的泄露功耗与峰值功耗。最后，通过Prime timePX进行功耗分析。结果表明，在不同的工作环境下，总体功耗最多降低37.4%，静态功耗最多降低45.2%，动态功耗最多降低23.2%，本设计功耗优化效果显著。